RTL-SE
LLM for RTL Verification
LLM、Agent、RAG、代码生成
自动生成 Testbench / Assertion
测试生成、程序合成
RTL Bug Detection / Localization
缺陷检测、故障定位
Coverage-Driven Verification
搜索、测试优化、Fuzzing
Hardware Fuzzing
Software Fuzzing
Verification Agent
Agent、工具调用、规划
RTL Code Intelligence
Code LLM、静态分析
- DUT（.sv/被测模块）：
module adder (
input logic [7:0] a,
input logic [7:0] b,
output logic [8:0] sum
);
assign sum = a + b;
endmodule
- Testbench（.sv/测试平台）:
module tb_adder;
logic [7:0] a, b;
logic [8:0] sum;
adder dut (
.a(a),
.b(b),
.sum(sum)
);
initial begin
a = 1;
b = 2;
#10;
if (sum == 3)
$display("PASS");
else
$display("FAIL");
end
endmodule
输入条件 + 时序条件 + 期望输出
Agent for Chip Verification
Traditional Verification
Agent Verification
Hardware Fuzzing
RTL / CPU
被验证的硬件设计，例如 CPU Core、RTL Module。
Hardware Fuzzer
根据反馈自动生成新的测试输入。
Instruction / Transaction Generation
生成指令、总线事务或输入序列。
Simulation
运行 RTL Simulation 执行测试。
Coverage / Assertion Failure
利用 Coverage 和 Assertion Failure 形成反馈。
Assertion 自动生成
LLM-assisted formal property generation
Natural Language Specification
当 req 有效后，下一个周期必须出现 ack。
LLM
理解自然语言约束并转换成形式化属性。
Formal Property / SVA
@(posedge clk) req |=> ack;Formal Verification
Formal Tool 检查该性质是否对所有合法状态成立。
Counterexample
如果 Property 失败，则返回违反性质的执行轨迹。
Property Repair
LLM 根据 Counterexample 修正 Property 或 Specification。
RTL Bug Localization / Repair
RTL
待分析的 SystemVerilog / Verilog 源代码。
Waveform
Simulation 中的 Signal Trace，例如 VCD / FST。
Simulation Log
Simulator 输出、错误信息和 Test Failure。
Assertions
失败的 Assertion 以及对应 Property。
体系
From AI-assisted verification to autonomous verification
LLM / Agent
Verification Agent
规划验证任务并调用 Simulator、Formal Tool 等工具。
RTL Debug & Repair
分析代码、Log、Waveform，并定位与修复 RTL Bug。
Testing
Hardware Fuzzing
通过 Coverage Feedback 自动探索新的硬件状态。
Coverage Guidance
利用 Coverage Metric 引导测试生成。
Formal
Assertion Generation
从 Specification 自动生成 SVA / Formal Property。
Formal Tool Interaction
Agent 自动调用 Formal Tool 并解析 Counterexample。